Wissenschaftler stapeln drei Siliziumschichten für schnellere und dichtere 3D-Chips

Technik und Auswirkungen

Diese Methode ermöglicht deutlich dichtere vertikale Verbindungen und eine präzisere Ausrichtung zwischen den Ebenen, was potenziell zu schnelleren und effizienteren Chips führen kann. Die größte Hürde bei diesem Prozess war die Temperatur. Die Herstellung Regel Temperaturen, die 1.000 Grad Celsius erreichen.

Sobald jedoch die erste Schicht aus Schaltkreisen und Metallverdrahtung fertiggestellt ist, müssen zusätzliche Schichten bei Temperaturen 400 °C oder darunter verarbeitet werden, um bestehende Strukturen nicht zu beschädigen.

Um diese thermische Grenze zu überwinden, haben die Forscher einen Prozess entwickelt, der ultradünne Einkristall-Silizium-Nanomembranen auf fertige Schaltungsschichten überträgt.

Technik und Auswirkungen

Der Bonding-Prozess erfordert Temperaturen 200 °C und bleibt damit gut innerhalb des thermischen Budgets der Branche. „Vertikale Integration beginnt bereits, sich in kommerziellen Geräten durchzusetzen, insbesondere in spezialisierten KI-Hardwarelösungen, doch erst die monolithische Integration erschließt das volle Potenzial von 3D-Chips.

Zum ersten Mal haben wir das thermische Budget der monolithischen 3D-Integration mit Standard-Einkristall-Silizium erfüllt und eine beispiellose Leistung erzielt", so Cao. Das Team hat zudem die Transistorherstellung neu gestaltet, um Hochtemperaturprozesse zu vermeiden.

Anstelle herkömmlicher Transistorstrukturen verwendeten sie junctionless-Transistoren, die bereits vor Beginn des Stapelprozesses hergestellt werden können. Mit dieser Technik bauten die Forscher drei gestapelte Siliziumschichten mit jeweils 625 Transistoren.

Die Bauelemente erzielten Ausbeuten zwischen 98

Die Bauelemente erzielten Ausbeuten zwischen 98 % und 100 % und lieferten eine Leistung, die mit Standard-Siliziumtransistoren vergleichbar ist, die bei deutlich höheren Temperaturen gefertigt wurden.

Die Forscher zeigten zudem dreidimensionale Logikschaltungen und statische RAM-Zellen, indem sie die Schichten mit vertikalen Metallverbindungen verknüpften. „Aber am wichtigsten ist, dass wir gezeigt haben, dass dieser Prozess skalierbar ist", sagte Cao. „Man kann Schichten über die drei hinaus stapeln, die wir demonstriert haben." Die Forscher arbeiten nun daran, die Technologie mit Unterstützung, Intel und TSMC in eine industrielle Halbleiterfabrik zu überführen.

Die Studie wurde in der Fachzeitschrift Nature veröffentlicht.