Künstliche Intelligenz: Die nächste Rechenrevolution könnte aus Chip-Stapelung wie Wolkenkratzern kommen

Dieser Fortschritt wird jedoch zunehmend schwerer

Dieser Fortschritt wird jedoch zunehmend schwerer aufrechtzuerhalten. „In gewissem Sinne stoßen wir auf eine Grenze, die ", sagte Cao. „Wenn man sich die tatsächliche Größe der Transistoren ansieht, werden sie nicht kleiner, insbesondere was den kontaktierten Gate-Pitch betrifft.

Der Grund dafür ist, dass wir durch die intrinsischen Materialeigenschaften Regeln der Quantenmechanik begrenzt werden.

Wenn wir den Trend steigender Rechenleistung unserer Mikroprozessoren aufrechterhalten wollen, müssen wir darüber nachdenken, über das bloße Verdichten weiterer Bauelemente auf einer einzigen Fläche hinauszugehen." Anstatt Transistoren weiter zu verkleinern, sehen viele Forscher die vertikale Integration als nächsten logischen Schritt.

Das Stapeln schafft zusätzlichen Platz für

Das Stapeln schafft zusätzlichen Platz für Schaltungen und verkürzt gleichzeitig die Leitungen, die zur Verbindung der Komponenten benötigt werden. Kürzere Verbindungen reduzieren die parasitäre Kapazität und erhöhen die Kommunikationsbandbreite zwischen Bauteilen und Schaltungsbereichen erheblich.

Diese Vorteile sind insbesondere für künstliche Intelligenz und andere datenintensive Anwendungen attraktiv, die eine ständig steigende Rechenleistung erfordern. Monolithische 3D-Chips bieten erhebliche Vorteile. Bereits mehrere kommerzielle Produkte nutzen dreidimensionale Chip-Technologien.

Diese Systeme werden in der Regel dadurch hergestellt, dass Halbleiterbauelemente auf getrennten Wafern gefertigt und anschließend miteinander verbunden werden. Zwar hat diese Methode Technologien wie Hochbandbreitspeicher und 3D-V-Cache ermöglicht, sie weist jedoch auch Grenzen auf.

Die Ausrichtung zwischen den Schichten ist

Die Ausrichtung zwischen den Schichten ist relativ grob, und die vertikalen Verbindungen, die als Through-Silicon-Vias (TSV) bezeichnet werden, sind vergleichsweise groß und weit voneinander entfernt. Die monolithische dreidimensionale Integration verfolgt einen anderen Ansatz.

Anstatt fertige Wafer übereinander zu stapeln, wird jede Schicht während der Fertigung direkt auf die darunterliegende aufgebaut. Diese Strategie ermöglicht vertikale Verbindungen, die 10- bis 100-mal dichter sind, verringert den Abstand zwischen den Schichten und erlaubt eine Ausrichtung mit Nanometer-Präzision.

Trotz des großen Potenzials ist die monolithische Integration in der Praxis bisher kaum umsetzbar gewesen, und zwar aufgrund eines Hauptproblems: der Wärme.

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Lösung des Temperaturproblems Die Herstellung hochwertiger kristalliner Siliziumschichten und die Fertigung fortschrittlicher Halbleiterbauelemente erfordern in der Regel Temperaturen nahe 1.000 Grad Celsius.

Die bereits in den unteren Chip-Schichten vorhandenen Metallleitungen können jedoch solchen extremen Temperaturen nicht standhalten. „Im Allgemeinen akzeptiert die Industrie, dass, sobald die erste Schicht, das thermische Budget für zusätzliche Schichten auf 400 Grad Celsius begrenzt ist", so Cao.

Forscher sowohl aus der Wissenschaft als auch aus der Industrie haben versucht, dieses Problem zu umgehen, indem sie für die oberen Schichten Halbleitermaterialien einsetzten, die sich nicht aus Einkristall-Silizium zusammensetzen. Die daraus resultierenden Bauelemente leiden jedoch unweigerlich unter Problemen hinsichtlich Leistung und Zuverlässigkeit.

Vorherige Ansätze haben unter anderem polykristallines

Vorherige Ansätze haben unter anderem polykristallines Silizium, amorphe oder nanokristalline Metalloxide, Kohlenstoffnanoröhren sowie zweidimensionale Halbleiter untersucht.

Diese Materialien führen jedoch häufig zu Leistungseinschränkungen oder Verarbeitungsfehlern, die eine Diskrepanz zu den hochleistungsfähigen Siliziumbauelementen in den unteren Schichten verursachen. Das Team aus Illinois entwickelte eine alternative Lösung, die den Einsatz gesamten Struktur beibehält.

Ihr Verfahren beginnt mit der Herstellung ünnen, freistehenden Silizium-Nanomembranen aus einem Donor-Wafer. Anschließend werden diese Membranen mittels eines Walzenlaminators auf ein Substrat übertragen, das bereits mit fertiger Schaltungstechnik versehen ist.

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Der Bonding-Prozess erfordert Temperaturen 200 °C, was deutlich unter dem vom Industriestandort akzeptierten thermischen Limit liegt.

Da das Silizium dabei hochkristallin bleibt, behalten die resultierenden Bauelemente ihre hohe Leistungsfähigkeit und Zuverlässigkeit, während eine thermische Schädigung der darunterliegenden Schichten vermieden wird. „Unsere Methode ist nicht nur einfacher umzusetzen und kostengünstiger, sondern bietet im Vergleich zu früheren Ansätzen zur Stapelung ", sagte Cao. „Die übertragenen Membranen sind nur 10 Nanometer oder weniger dick, im Vergleich zur typischen Dicke von 500 bis 700 Mikrometern einer Standardwafer.

Aufgrund ihrer geringen Dicke sind diese Membranen mechanisch flexibel und passen sich der darunterliegenden Oberfläche an.

Was die Studie zeigt

Diese Konformität hilft, Grenzschichtdefekte wie Hohlräume zu vermeiden, die beim Versuch, zwei starre Wafer über Waferbonding zu pressen, häufig auftreten." Hochleistungs-stapelbare Siliziumschaltkreise entwickeln Die Forscher haben zudem die Transistorarchitektur neu gestaltet.

Die traditionelle Halbleiterfertigung basiert auf einem Prozess namens Dotieren, bei dem Verunreinigungen in Silizium eingeführt werden, um sein elektrisches Verhalten zu steuern. Dieser Schritt erfordert in der Regel Temperaturen über 600 Grad Celsius und ist daher für monolithisches Stapeln ungeeignet.

Um diese Herausforderung zu umgehen, setzte das Team auf junctionless-Transistoren. Bei diesen Bauelementen wird das Silizium vor dem Stapelprozess stark und gleichmäßig dotiert.

Was die Studie zeigt

Da die Siliziumfilme extrem dünn sind, kann das Transistor-Gate den Kanal weiterhin effektiv steuern, während die hohe Dotierungskonzentration dazu beiträgt, den parasitären Kontaktwiderstand zu verringern. Mit ihrem Ansatz fertigten die Forscher drei geschichtete Ebenen an, die jeweils 625 Transistoren pro Schicht enthalten.

Die Bauelemente zeigten eine starke Gleichmäßigkeit und hohe Ausbeuten. Auch die Leistung war beeindruckend.

Die erzeugten Stromdichten entsprachen denen konventioneller Siliziumtransistoren, die auf Bulk-Wafern bei deutlich höheren Temperaturen hergestellt wurden, und lagen mindestens dreimal bis viermal höher als bei monolithischen Bauelementen aus alternativen Materialien.

Was die Studie zeigt

Das Team verband die Schichten mittels vertikaler Metallleitungen und demonstrierte erfolgreich dreidimensionale integrierte Logikschaltungen sowie statische RAM-Zellen.

Vielleicht noch wichtiger ist, dass die Forscher glauben, den Prozess über die im Studium demonstrierten drei Schichten hinaus erweitern zu können. „Aber am wichtigsten ist, dass wir gezeigt haben, dass dieser Prozess skalierbar ist", sagte Cao. „Man kann Schichten über die drei demonstrierten hinaus stapeln.

Und der Prozess wird Hochleistungs-Transistoren mit hoher Ausbeute und geringer Variabilität liefern." Wir verfügen nun über eine solide Grundlage, um diese Technologie zu übertragen und ihren unmittelbaren Nutzen in einer industriellen Halbleiterfertigung zu demonstrieren.

Technik und Auswirkungen

Zur kommerziellen 3D-Silizium-Chip-Technologie Die Forscher gaben Geräteausbeuten von 98–100 % an, selbst in einer akademischen Reinraumumgebung – ein Ergebnis, das ein hohes Potenzial für die industrielle Fertigung nahelegt. „Vertikale Integration beginnt bereits, sich in kommerzielle Bauteile einzuführen, insbesondere in spezialisierte KI-Hardware, doch erst die monolithische Integration erschließt das volle Potenzial von 3D-Chips", so Cao. „Zum ersten Mal haben wir den thermischen Budgetrahmen für die monolithische 3D-Integration mit Standard-Einkristall-Silizium erreicht und eine beispiellose Leistung erzielt." Quelle: „Monolithische dreidimensionale Integration ", Yung Man Yu, Hyunjun Nam, Hsu-Chih Ni, Shomik Chatterjee, Shaloo Rakheja, Jian-Min Zuo und Qing Cao, 27.

Mai 2026, Nature. DOI: 10.1038/s41586-026-10496-6 Die Arbeit wurde im Rahmen des Zentrums für fortschrittliche Halbleiterchips mit beschleunigter Leistung des Illinois Grainger Engineering durchgeführt, zu dessen Industriepartnern IBM, Intel und Taiwan Semiconductor Manufacturing Company gehören.

Das Team arbeitet derzeit daran, die Technologie in eine industrielle Halbleiter-Fertigungsanlage zu überführen. Weitere Mitwirkende an dieser Studie waren Bao Lam, Yung Man Yu, Hyunjun Nam, Hsu-Chih Ni, Shomik Chatterjee, Shaloo Rakheja und Jian-Min Zhuo.

Die Finanzierung erfolgte durch die National Science Foundation, Industriepartner des Zentrums für fortschrittliche Halbleiterchips mit beschleunigter Leistung des Illinois Grainger Engineering sowie den Silicon Crossroads Microelectronics Commons Hub.