IMEC plant bis 2038 0,3-Nanometer-Chips mit CFET-Technologie

Technik und Auswirkungen

Das Mooresche Gesetz bleibt nicht durch Transistorgrößen begrenzt Traditionell drückte das Mooresche Gesetz aus, dass sich die Anzahl der Transistoren auf einem Chip alle zwei Jahre verdoppelt. Die Daten, dass sich die kritische Polymerschichtabstand (CPP) nach dem A10-Prozess im Jahr 2030 auf 42 Nanometer stabilisieren wird.

Dies besttigt, dass die Grenzen des klassischen horizontalen Transistorskalierens erreicht wurden. Die Steigerung der Integrationsdichte wird knftig nicht mehr primr durch die Verkleinerung der Transistoren selbst, sondern durch die Reduzierung der Zellhhen und vertikale Integration erreicht werden.

Beispielsweise wird die Zellstruktur mit sechs Metallleitungen im N2-Prozess im A3-Prozess auf drei Metallleitungen reduziert, um die Flcheneffizienz zu erhalten. Heterogene Large-Scale Integration (HLSI) Es wird erwartet, dass sich die Branche auf die Transistordichte lst und in die ra der Heterogenen Large-Scale Integration (HLSI) bergeht.

Technischer Hintergrund

Im Zuge des steigenden Aufwands fr KI-Aufgaben werden Logikschaltungen, Speicher, Stromversorgungssysteme und optische Ein- und Ausgnge mittels fortschrittlicher dreidimensionaler Packungsmethoden auf einer einzigen Plattform integriert werden.

Imec entwickelt weiterhin den XTCO-Designrahmen, der logische, Speicher-, Kühl- und Verpackungsprozesse integriert, um diese Systeme zu optimieren.