Google bucht Intel für 2028 die Verpackung von über 3 Millionen TPUs; SK hynix testet EMIB-Technologie für HBM-Integration.
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Kurzfassung
Warum das wichtig ist
- Link kopieren Facebook X WhatsApp Reddit Pinterest Flipboard E-Mail Diesen Artikel In den Dialog einsteigen Uns als bevorzugte Quelle bei Google hinzufügen Newsletter Abonnieren Sie unseren Newsletter Laut The Information, das vier Personen mit Kenntnis der Angelegenheit zitiert, hat Google einen Auftrag bei Intel erteilt, um im Jahr 2028 mehr als 3 Millionen seiner TPUs zu fertigen, nachdem monatelange Tests der fortschrittlichen Verpackungstechnologie ührt wurden.
- Es wird behauptet, dass Nvidia Intel evaluiert, um einen zukünftigen Prozessor zu entwickeln, der vier GPU-Chips in einer einzigen Einheit integriert und an die 2028 erwartete Feynman-Architektur angebunden ist.
- Zudem testet SK hynix, ob sein Hochbandbreiten-Speicher mit der Verpackungstechnologie ässig funktioniert.
SvyTech-Check
Redaktionelle Einordnung
Kernpunkt
Konkret muss SK hynix wissen, ob Intel Verpackungsprozesse auf dem Standardniveau durchführen kann, das KI-Beschleuniger erfordern.
Warum relevant
Der CoWoS-Prozess Standard dafür und wurde seit über zwei Jahren überzeichnet.
Einordnung
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Konkret muss SK hynix wissen, ob Intel Verpackungsprozesse auf dem Standardniveau durchführen kann, das KI-Beschleuniger erfordern. Der CoWoS-Prozess Standard dafür und wurde seit über zwei Jahren überzeichnet.

Die Interconnect Bridge (EMIB) ist die einzige Alternative, die KI-Chip-Hersteller realistisch im großen Maßstab bis zum Ende des Jahrzehnts qualifizieren können. Dies ist für Intel kein Novum: Bereits im April wurden Gerüchte über aktive Gespräche zwischen Google und Amazon bezüglich ihrer eigenen KI-Prozessoren verbreitet.

Die Aussagen dieser Quellen gehen jedoch über reine Diskussionen hinaus und konkretisieren diese in eine feste Stückzahl sowie einen Produktionszeitplan, wobei die Qualifikation durch SK hynix entscheidend ist, um festzustellen, ob überhaupt welche Lösungen mit Nvidia-Beschleunigern kompatibel werden.

Engpass bei CoWoS: Die hochmodernen Wafer-Linien
Engpass bei CoWoS: Die hochmodernen Wafer-Linien sind bereits ausgelastet. Bei der jährlichen Hauptversammlung der Aktionäre in Hsinchu am 4. Juni erklärte CEO C.C.

Wei: „Es wird noch lange dauern, bis wir die Nachfrage unserer Kunden erfüllen können." Er informierte die Aktionäre, dass das Unternehmen die Nachfrage der amerikanischen Kunden auch in den kommenden Jahren nicht befriedigen kann, selbst wenn es die Kapazitäten in den USA ausbaut.

Er hatte bereits im vergangenen November der Semiconductor Industry Association mitgeteilt, dass die Kapazitäten für fortschrittliche Prozessknoten „etwa dreimal so niedrig" sind wie die Nachfrage. Die Warteschlange für CoWoS konzentriert sich auf eine Handvoll Käufer.

Technik und Auswirkungen
Nvidia wird naturgemäß den Großteil der globalen CoWoS-Nachfrage stellen – etwa 60 % dieses Jahres –, während Broadcom und AMD gemeinsam weitere 26 % abdecken, sodass Designer für Custom-ASICs und kleinere Hersteller ößten GPU-Bestellbuch der Branche zurückbleiben.

Doch die Branche kann nicht warten; sowohl diese kleineren Akteure als auch Hyperscaler mit Roadmaps im Millionenbereich müssen eine zweite Verpackungslösung qualifizieren, anstatt auf Kapazitäten zu warten, die TSMC als jahrelang knapp eingestuft hat.
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Quellenprofil
Quelle und redaktionelle Angaben
- Quelle
- Tom's Hardware
- Originaltitel
- Google reportedly books Intel for packaging more than 3 million TPUs in 2028 — SK hynix is testing Intel's EMIB packaging for HBM integration
- Canonical
- https://www.tomshardware.com/tech-industry/google-reportedly-books-intel-for-more-than-3-million-tpus-in-2028
- Quell-URL
- https://www.tomshardware.com/tech-industry/google-reportedly-books-intel-for-more-than-3-million-tpus-in-2028
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