Chinesische Universität entwickelt 3D-Chip-Design-Tool für Huaweis LogicFolding-Architektur: Höhere Leistung und verbesserte Wärmeableitung

In frühen Tests mit Open-Source-Schaltkreisentwürfen konnte die Universität eine Verkürzung der gesamten internen Leitungslänge um 30 Prozent verzeichnen. Zudem zeigten sich im Vergleich zu traditionellen EDA-Arbeitsabläufen deutliche Verbesserungen bei der Leistung sowie beim Wärmemanagement.

Die Ankündigung erfolgte zwei Tage nach dem IEEE International Symposium on Circuits and Systems (ISCAS 2026) in Shanghai, auf dem Huawei die Technologie LogicFolding sowie das begleitende Tau-Skalierungsgesetz präsentierte.

Huawei strebt an, bis 2031 Chips mit einer Transistordichte zu fertigen, die der von 1,4-Nanometer-Prozessen entspricht, ohne auf Extreme-Ultraviolet-Lithografie-Geräte (EUV) zurückgreifen zu können, die aufgrund ügbar sind.

Das LogikFolding-Verfahren funktioniert, indem traditionelle zweidimensionale Schaltungsaufbauten in vertikale dreidimensionale Stapel gefaltet werden. Dadurch werden die physikalischen Wege verkürzt, die elektrische Signale innerhalb eines Chips zurücklegen müssen.

Diese Verkürzung verringert den Widerstand und die Kapazität an kritischen Leitungen und komprimiert die Signalausbreitungsverzögerung. Die ersten kommerziellen Chips, die diese Architektur einsetzen werden, sind die Kirin-Smartphone-Prozessoren, die später in diesem Jahr auf den Markt kommen.