AMD startet Produktion der sechsten Generation der Venice-Prozessoren mit TSMC 2-Nanometer-Technologie

Dies unterstreicht den Fokus des Unternehmens auf einen geografisch diversifizierten Fertigungsaufbau.

Dieser entscheidende Meilenstein positioniert das Server-CPU-Portfolio der Halbleiterfertigung und hat direkte Auswirkungen auf die Rechenleistungsdichte in Rechenzentren, die Energieeffizienz sowie die Wettbewerbsdynamik auf dem Markt für Unternehmensprozessoren. Dr.

Lisa Su, Vorsitzende und CEO, sagte: „Die Aufskalierung 2-nm-Prozesstechnologie Schritt vorwärts bei der Beschleunigung der nächsten Generation." „Da sich KI- und agentenbasierte Workloads rasant ausweiten, benötigen Kunden Plattformen, die den Weg beschleunigen können.

Technischer Hintergrund

Unsere enge Partnerschaft mit TSMC ermöglicht es AMD, führende Rechen-Technologien mit der erforderlichen Geschwindigkeit und Skalierbarkeit auf den Markt zu bringen, um diesem Moment gerecht zu werden." Was Venice für die EPYC-Roadmap bedeutet: Venice folgt auf die Generationen Genoa (5 nm) und Turin (3 nm) in der Produktfamilie der AMD EPYC-Server-CPU.

Jeder Generationssprung brachte signifikante Verbesserungen bei der Anzahl der Kerne, der Speicherbandbreite und der Leistung pro Watt. Der Wechsel auf den N2-Prozessknoten Schritt des Foundries (GAA)-Nanosheet-Transistoren.

Dies stellt einen fundamentaleren architektonischen Wandel auf Siliziumebene dar als eine einfache Verkleinerung des Technologieknotens.

Einordnung fuer Autofahrer

GAA-Nanosheet-Transistoren ermöglichen eine präzisere elektrostatische Kontrolle des Kanals im Vergleich zu FinFET-Strukturen, was zu einer besseren Unterdrückung ömen und verbesserter Leistung bei gleichbleibendem Leistungsumfang führt.

Bei Server-Arbeitslasten, bei denen die thermische Designleistung (TDP) in dicht gepackten Rack-Deployments streng begrenzt ist, hat dieser Transistor-Effizienzgewinn praktische Auswirkungen auf nachgelagerte Systeme.

Laut der offiziellen Ankündigung nun im Produktionsaufbau, was in der Regel mehrere Monate vor einer breiten Kundenprüfung und der allgemeinen Verfügbarkeit liegt. Das System verfügt über bis zu 256 Kerne, bietet eine Speicherdurchsatzrate von 1,6 TB/s und erzielt eine Leistungssteigerung im Vergleich zu den vorherigen Turin-Chips.

Technik und Auswirkungen

Zu diesem Zeitpunkt hat das Unternehmen noch keine endgültigen Taktraten und TDP-Werte offengelegt. AMDs Helios-Plattform für Rack-Skalierung, die die Venice-Prozessoren und die Instinct MI450X-Grafikverarbeitungseinheit (GPU) integriert, ist für Multi-Gigawatt-Deployments ab dem zweiten Halbjahr 2026 vorgesehen.

Das Unternehmen wird die Erweiterung der 2-nm-Produktlinie mit den Verano-CPUs fortsetzen, die als Nachfolger der Venice dienen. Der TSMC 2-nm-Prozess und sein Produktionsstatus: Der N2-Knoten 2024 in die Risikoproduktion ein und schreitet nun zur Volumenproduktion voran.

Dass AMDs Venice zu den ersten Hochvolumenprodukten auf N2 zählt, spiegelt sowohl die Reife des Prozesses als auch die Foundry-Beziehung zwischen AMD und TSMC wider., dass es für seine kommenden iPhone-18-Anwendungsprozessoren den N2-Knoten einsetzt; dies bedeutet, dass AMD die Kapazität dieses Knotens mit einem der weltweit größten Chipabnehmer wird – eine Dynamik, die die Zeitpläne für die Wafer-Allokation beeinflussen könnte.

Technik, Energie und Einsatz

Die Ausbeuteraten an einem neuen Prozessknoten verbessern sich in der Regel über die ersten 12 bis 18 Monate der Produktionssteigerung hinweg.

Bei einem Chip, der so groß ist wie eine Server-CPU (die oft eine Die-Fläche von 400 mm² oder mehr aufweist), ist die Ausbeute ein direkter Hebel für die Stückkosten und letztlich für die Preisstrategie gegenüber Intels Granite Rapids und den zukünftigen Clearwater Forest-Produkten.

Kontext Rechenzentren und Wettbewerbsdruck Der Markt für Server-CPUs hat sich seitdem AMDs EPYC Milan Anfang der 2020er Jahre einen signifikanten Marktanteil ückgewonnen, erheblich gewandelt.

Technischer Hintergrund

AMD verfügt nun über einen beträchtlichen Anteil der x86-Server-Einheiten, und Venice muss diese Position gegenüber Intels eigenen Bemühungen zur Prozesswiederherstellung über den 18A-Knoten sowie gegenüber alternativen Lösungen verteidigen.

Neben dem direkten CPU-Wettbewerb integrieren Server-OEMs und Hyperscaler zunehmend Beschleuniger und kundenspezifische Siliziumchips neben allgemeinen CPUs. Dies verdeutlicht, wie Hyperscaler Infrastrukturen aufbauen, die die Abhängigkeit.

In dieser Umgebung wird der Wert Speicherbandbreite, seinem I/O-Durchsatz und dem Umfang der Softwareoptimierungen innerhalb des x86-Ökosystems beruhen. Vor der allgemeinen Verfügbarkeit bestehen mehrere offene Fragen.

Technik und Auswirkungen

AMD hat nicht bestätigt, ob Venice den SP5-Sockel, was die Plattformmigration für bestehende Kunden erleichtern würde, oder ob ein neuer Sockel eingeführt wird, der eine Neugestaltung der Mainboards erfordert.

Die Speicherkompatibilität – ob ausschließlich DDR5 oder mit Erweiterung durch CXL 3.0 – wird für Workloads, die durch Bandbreite begrenzt sind und nicht durch Rechenleistung, und Kühlungsanforderungen bei 2 nm werden ebenfalls genau unter die Lupe genommen werden.

Dichtere Transistoren können zwar die Chipfläche reduzieren, können aber den Wärmestrom konzentrieren und die Kühlung in bestehenden Rack-Infrastrukturen erschweren. Betreiber ühlten Aufbauten werden die TDP-Angaben genau beobachten, bevor sie sich für Plattform-Updates entscheiden.

Die Bestätigung des Produktionsstarts zeigt, dass die Siliziumchips existieren und im großen Maßstab herstellbar sind. Die verbleibenden Variablen sind Preis, Plattformkompatibilität und nachhaltige Ausbeute; diese Faktoren werden bestimmen, wie schnell sich Venice Serverkapazität verwandelt.