Sub-1nm-Prozeste erst 2034 realisierbar: Logik-Roadmap hebt 2D-FETs für 0,2nm und darunter bis 2043–2046 hervor

Die Prozesstechnologien haben sich verlangsamt, während wir

IMEC, das weltweit größte unabhängige Forschungs- und Innovationszentrum für Nanoelektronik, mit Hauptsitz in Belgien, hat seine Roadmap für die 2020er bis 2040er Jahre veröffentlicht und die wichtigsten Prozessinnovationen hervorgehoben, die in der Halbleiterindustrie erwartet werden. Die erste Roadmap hebt die Logikskalierung von 1998 bis 2026 hervor.

Von 1998 bis 2010 skalierte die Logikdichte jährlich um 50 %. Das bedeutet, dass die Fläche , aber seit 2010 bis 2026 nähern wir uns nun einem linearen Skalieren.

Leistung und Energieausbeute

Das bedeutet, dass in der Logik in den letzten Jahren keine signifikante Skalierung erreicht wurde. Aber die Industrie selbst verlangt nach höherer Leistung, und das kommt durch höhere Dichten.

Hier hat die 2.5D/3D-Technologie ihre Stärke gezeigt, aber auch hier gibt es Einschränkungen in Bezug auf Leistung, Temperaturen und Kosten. Kürzlich hat TSMC seine SoW (System-on-Wafer)-Verkapselungstechnologie veröffentlicht, die das bestehende CoWoS (Chip-on-Wafer-on-Substrate)-Design für massive, compute-orientierte Chip-Designs hochskaliert.

Auch KI-Chip-Designs erfordern eine enge Koordination zwischen Chip und Speicher, wobei DRAM eine wesentliche Rolle bei der Versorgung des heutigen Agentic AI-Bedarfs spielt. Aber trotz der Verringerung der Abhängigkeit ösungen um das Zehnfache, werden sich die Logiktechnologien in Zukunft weiterentwickeln.

Um einige der bevorstehenden Technologien hervorzuheben,

Um einige der bevorstehenden Technologien hervorzuheben, hat IMEC seine neueste „Logic Device Roadmap“ vorgestellt. Die Roadmap ist stärker forschungsorientiert und gibt uns einen Zeitrahmen, wann wir mit Prozesstechnologien der nächsten Generation rechnen können.

Das Jahr, das dem Prozessknoten zugeordnet ist, gibt keinen Produktionszeitraum an, sondern verweist auf den Abschluss der Entwicklung der Technologie. Wenn man sich die Roadmap ansieht, kommen wir zuerst zu den „Nanosheet“-Knoten, die Nanosheet FETs oder GAA (Gate-All-Around) Transistortechnologie verwenden werden.

Nanosheets beginnen mit TSMCs N2, das in diesem Jahr eingeführt wird. Die Prozesstechnologie ist bereits in Massenproduktion, und die nachfolgenden Knoten, sub-2nm, werden bis Ende dieses Jahres in einen Produktionsreifezustand übergehen.

TSMC und Intel planen die Einführung

TSMC und Intel planen die Einführung mehrerer sub-2nm-Technologien, darunter A16, A14, A13, A12 14A zusammen mit dessen Optimierungen wird voraussichtlich A10 um 2031 sein, was uns in das sub-1nm-Zeitalter führen wird.

Für Prozesstechnologien unter 1 nm wird , dass sie Complementary FETs oder CFETs nutzen, welche dieselbe Nanosheet-Technologie verwenden und diese vertikal stapeln. Dies führt zu einer Verringerung der Zellfläche und einer Steigerung der Transistordichte.

Der erste Prozessknoten mit CFETs wird für 2034 erwartet und wird die erste Prozess-Technologie unter 1 nm bieten. Die A7 (0,7 nm) Prozess-Technologie wird von A5 (0,5 nm) bis 2036 und A3 (0,3 nm) bis 2040 gefolgt.

Mit der Verbesserung der CFET-Technologie können

Mit der Verbesserung der CFET-Technologie können wir sehen, wie die Transistordichte 80 % zunehmen wird. Als Nächstes werden wir in das 2-Angstrom-Zeitalter übergehen, das die 2D-FET-Technologie aufweisen wird.

Hier kommt der Einsatz neuer Materialien ins Spiel, um entweder 2D-CFETs oder 2D-Nanosheet-Strukturen zu bilden. 2D-FETs werden ihre erste Anwendung bis 2043 in einem A2 (0,2 nm) Knoten sehen und werden A2 (<0,2 nm) bis 2046 gefolgt.

Auch die Roadmap ist erneut theoretisch; im Entwicklungszyklus und Zeitrahmen für jede jeweilige Technologie kann viel ändern. Die nächste Roadmap hebt das BEOL (Back-End-of-Line) Scaling hervor, das die Materialien zeigt, die zur Verbindung.

Der aktuelle Standardansatz ist Dual-Damascene &

Der aktuelle Standardansatz ist Dual-Damascene & Single-Damascene, welcher einen Kupferprozess mit einem Metallabstand (Pitch) von 24–26 nm beinhaltet. Dieser Prozess wird bis 2028 verbessert und die A14-Technologie sieht eine Reduzierung des Pitch auf 20–22 nm vor.

Mit der Weiterentwicklung der Technologie werden Knoten von 1 nm und unter 1 nm zu Semi-damascene Subtractive Metallization Ansätzen übergehen. Hier wird Ru (Ruthenium) Kupfer ersetzen, wodurch absichtliche Luftspalten und selbstausrichtende Vias entstehen.

Diese bieten barrierfreie Vias für reduzierten Widerstand und ein geringeres „verlorenes“ Volumen für eine höhere Logikleitfähigkeit. Der nächste große Schritt wird für 0,5- und Sub-Node-Technologien sein, die alternative Materialien wie Epitaxial PtCoO₂ (Platin-Kobaltoxid) auf Saphir nutzen, welche außergewöhnlich niedrigen Widerstand bieten.

Leistung und Energieausbeute

Diese werden zu Ultra-Low-Pitch-Größen führen, die von 16 nm bis 12 nm reichen. Beim Wechsel zur Leistungstechnologie umfasst die Roadmap kommende Funktionen bis 2032.

Der Plan beinhaltet hauptsächlich die Verlagerung der IVR (Integrated Voltage Regulators), die derzeit auf der Mainboard-PCB integriert sind, in das PCB selbst. Diese neuen IVRs werden auch helfen, Spannungen von 48 V DC auf 12 V DC und dann weiter auf nur 0,8 V DC zu reduzieren.

Die Roadmap für 2026-2027 zeigt IVR innerhalb der PCB des Mainboards selbst. Das IVR befindet sich direkt unter dem Hauptchip-Package, das den Interposer beherbergt, der verschiedenen 3D ICs und DRAM-Packages zugewiesen ist.

Leistung und Energieausbeute

Diese Lösungen werden bis 2028-2032 innerhalb des Packages selbst integriert, indem Next-Gen-Technologien wie 2,5D MIM-Kondensatoren und Can/SI-Leistungsbauelemente genutzt werden. Denken Sie daran, dass MiM (Metal-in-Metal)-Kondensatoren auch für 2,5D-Advanced-Packaging-Lösungen genutzt werden.

EMIB-T integriert außerdem Leistung in die Logik über TSVs (Through Silicon Vias). Diese Roadmap zeigt, dass trotz physikalischer Grenzen beim traditionellen Skalieren, 3D-Stacking, neue Materialien und intelligente Architekturen höhere Dichte, bessere Leistung und Effizienz für Jahrzehnte vorantreiben werden.

Diese Roadmap unterstreicht den starken Fortschritt bei Chips, die KI, HPC und zukünftige Technologien antreiben. Nachrichtenquelle: 36kr Über den Autor: Hassan Mujtaba ist PC-Enthusiast und fungiert als Senior Editor für den Hardware-Bereich bei Wccftech.

Mit jahrelanger Erfahrung in der Branche

Mit jahrelanger Erfahrung in der Branche ist er spezialisiert auf tiefgehende technische Analysen nächsten Generation, Motherboards und Kühllösungen. Seine Arbeit umfasst nicht nur die Berichterstattung über kommende Technologien, sondern auch umfangreiche praktische Tests und Benchmarks.

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